上海站10月27日--EDA365电子硬件研讨会
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[Cadence Sigrity] 时钟抖动jitter

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发表于 2019-9-15 22:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如果时钟发生畸变,是否影响时钟抖动分析?% G" S1 L' `: d
2#
发表于 2019-9-16 09:23 | 只看该作者
畸变是什么意思

点评

比如信号上升沿信号畸变,不平滑  详情 回复 发表于 2019-9-16 23:08
3#
发表于 2019-9-16 09:44 | 只看该作者
源頭都有問題了,當然會影響啊~
" u4 A) I# T! z( R3 x
4#
 楼主| 发表于 2019-9-16 23:08 | 只看该作者
Lukezhang 发表于 2019-9-16 09:23
) ?: |( L; E/ @7 j畸变是什么意思
* R) O( q) p' e( S
比如信号上升沿信号畸变,不平滑1 Q/ ?  o+ C7 t5 R# T! K/ i5 ]1 U
5#
发表于 2019-10-13 12:06 | 只看该作者
出现畸变,那就是PLL环路的基本电路问题,不能单纯的说是抖动了。抖动的定义是保证PLL环路稳定性的前提下测试非理想因子对时钟的影响。
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